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12345678910111213141516171819202122232425262728293031323334353637383940414243444546474849505152535455565758596061626364656667686970
  1. CLR
  2. = M 0.0
  3. __STWRST
  4. __ASSERT== M 0.0, 0
  5. CLR
  6. FP M 0.0
  7. __ASSERT== __STW VKE, 0
  8. __ASSERT== M 0.0, 0
  9. CLR
  10. FP M 0.0
  11. __ASSERT== __STW VKE, 0
  12. __ASSERT== M 0.0, 0
  13. SET
  14. FP M 0.0
  15. __ASSERT== __STW VKE, 1
  16. __ASSERT== M 0.0, 1
  17. SET
  18. FP M 0.0
  19. __ASSERT== __STW VKE, 0
  20. __ASSERT== M 0.0, 1
  21. CLR
  22. FP M 0.0
  23. __ASSERT== __STW VKE, 0
  24. __ASSERT== M 0.0, 0
  25. SET
  26. FP M 0.0
  27. __ASSERT== __STW VKE, 1
  28. __ASSERT== M 0.0, 1
  29. SET
  30. FP M 0.0
  31. __ASSERT== __STW VKE, 0
  32. __ASSERT== M 0.0, 1
  33. CLR
  34. = M 0.0
  35. __STWRST
  36. __ASSERT== M 0.0, 0
  37. SET
  38. FN M 0.0
  39. __ASSERT== __STW VKE, 0
  40. __ASSERT== M 0.0, 1
  41. SET
  42. FN M 0.0
  43. __ASSERT== __STW VKE, 0
  44. __ASSERT== M 0.0, 1
  45. CLR
  46. FN M 0.0
  47. __ASSERT== __STW VKE, 1
  48. __ASSERT== M 0.0, 0
  49. CLR
  50. FN M 0.0
  51. __ASSERT== __STW VKE, 0
  52. __ASSERT== M 0.0, 0
  53. SET
  54. FN M 0.0
  55. __ASSERT== __STW VKE, 0
  56. __ASSERT== M 0.0, 1
  57. CLR
  58. FN M 0.0
  59. __ASSERT== __STW VKE, 1
  60. __ASSERT== M 0.0, 0
  61. CLR
  62. FN M 0.0
  63. __ASSERT== __STW VKE, 0
  64. __ASSERT== M 0.0, 0
  65. CALL SFC 46 // STOP CPU